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本文利用FPGA实现了基于RU算法的编码器设计实现。在Quartus II软件环境下对LDPC编码器进行仿真，使用Stratix系列EP1s25F672I7芯片，对码长为504的码字进行编码。编码器占用约9%的逻辑单元，约5%的存储单元，综合后时钟频率达到120MHz，数据吞吐率达到33Mb/s，基本符合编码器设计的要求。该编码器结构是一种通用的设计方案，可以应用于各种不同的LDPC编码中，但由于其采用通用的编码算法，实现的复杂度高于某些特殊结构的LDPC码编码器，比如准循环LDPC码。另外通过优化时序和编码结构，可以进一步提高本文的编码器的编码速度。，大小：838 KB
本文利用FPGA实现了基于RU算法的编码器设计实现。在Quartus II软件环境下对LDPC编码器进行仿真，使用Stratix系列EP1s25F672I7芯片，对码长为504的码字进行编码。编码器占用约9%的逻辑单元，约5%的存储单元，综合后时钟频率达到120MHz，数据吞吐率达到33Mb/s，基本符合编码器设计的要求。该编码器结构是一种通用的设计方案，可以应用于各种不同的LDPC编码中，但由于其采用通用的编码算法，实现的复杂度高于某些特殊结构的LDPC码编码器，比如准循环LDPC码。另外通过优化时序和编码结构，可以进一步提高本文的编码器的编码速度。，大小：838 KB