3、最常见的原因是`timescale不同。如果设计和SDF文件中所设的`timescale不同，那么SDF文件中的反标值可能被舍去。这就导致了静态时序分析和动态仿真的不匹配。所以，保证RTL代码、库文件、存储器模型、SDF文件中的`timescale一致非常重要。
门级仿真是芯片流片前的最后一道验证。虽然能够很好的反映芯片工作的真实情况，但是资源占用严重、时间长。只有综合利用动态验证和静态验证的优点，才能高效准确的完成一块芯片的设计。
4.TDS-CDMA数字基带处理芯片中的应用
我们实验的对象TDS-CDMA数字基带处理芯片，是一块规模在1000万门以上，130nm工艺的超大规模集成电路，其中包含ARM、DSP等硬核。在门级做全功能测试需要大量的人力物力资源，是很不现实的。我们在实际芯片中设计中采用静态时序的分析加门级仿真的方法。
在芯片的设计过程中，我们在几个阶段做静态时序分析。
1）综合之后先做一次STA。此时主要检查：
1、电路设计的时序有没有问题。如两个寄存器之间有过多的组合逻辑，使电路不能运行在需要的时钟频率上。
2、由于综合工具（设计中用Design Complier）的算法限制，每一次综合出的网表都不同。需要反复做综合，直到网表的时序达到我们的期望。用这一版网表再继续往下做。
因为没有具体的布局布线信息，此时的时序分析建立在线上负载模型（wire load model）上。线上负载模型是一种比较悲观的模型，所以可能出现一些不是很严重的Violation。现阶段我们不需要关心这些，它们可以在布局布线时得到解决。
2）预布局之后：
这时候，元件的大概位置关系已经确定。可以通过静态时序分析来解决布局中不合理的地方，以便修改。
3）布局布线完成后：
布局布线后可以从版图中提取精确的器件和网络延迟得到SPEF (Standard Parasitic Exchange Format ) 文件，反标到Prime Time SI中再做一次时序分析，这时可以得到基于版图的精确的时序分析结果。
布局布线的过程中，需要不停的用STA来分析布局布线的结果。我们的芯片采用SMIC提供的0.13微米工艺的元件库。他们提供了标准元件库和HVT元件库两种。HVT元件的特点是漏电低，但是延时比较大。所以，刚开始的时候我们用HVT元件，做STA之后发现有的路径不能满足时序要求。我们再用一些标准元件来替代这些HVT元件，反复不停比较，直到所有路径都满足时序要求为止。这样，既最大程度的实现了低功耗，也满足了时序要求。
在完成时序分析之后，用PT SI生成SDF（standard delay format）文件反标到网表中做门级仿真。
此时的SDF文件不仅包含单元延迟和线延迟，也包含了版图信息，串扰信息等。门级仿真可以得到最真实，最接近实际情况的结果。
5.结束语
静态时序分析以它运行速度很快、占用内存较少，可以对芯片设计进行全面的时序功能检查，并利用时序分析的结果来优化设计等优点，很快地被用到数字集成电路设计的验证中。然而门级仿真也由于它不可取代的地位在ASIC设计中仍有一席之地。结合在TDS-CDMA数字基带处理芯片设计中的经验，我们可以得出这样的结论：静态时序分析和门级时序仿真是从不同的侧重点来分析电路以保证电路的时序正确，它们是相辅相成的。现在，实验中的TDS-CDMA数字基带处理芯片已经成功流片。
本文作者创新点：在实践中寻找到一种STA和门级仿真结合的新方法。在保证流片成功率的基础上最大程度的节省芯片验证的时间。