4、深亚微米ＳＯＣ的物理综合
由于深亚微米时互连线延迟是主要延迟因素，而延迟又取决于物理版图。因此传统的自上而下的设计方法只有在完成物理版图后才知道延迟大小。如果这时才发现时序错误，必须返回前端，修改前端设计或重新布局，这种从布局布线到重新综合的重复设计可能要进行多次，才能达到时序目标。随着特征尺寸的减少，互连线影响越来越大。传统的逻辑综合和布局布线分开的设计方法已经变得无法满足设计要求。必须将逻辑综合和布局布线更紧密的联系起来，用物理综合方法，使设计人员同时兼顾考虑高层次的功能问题、结构问题和低层次上的布局布线问题。物理综合过程分为初始规划、ＲＴＬ规划和门级规划三个阶段。 在初始规划阶段，首先完成初始布局，将ＲＴＬ模块安置在芯片上，并完成I/O布局，电源线规划。根据电路时序分折和布线拥挤程度的分折，设计人员可重新划分电路模块。通过顶层布线，进行模块间的布线。并提取寄生参数，生成精确线网模型，确定各个ＲＴＬ模块的时序约束，形成综合约束。
ＲＴＬ规划阶段是对ＲＴＬ模块进行更精确的面积和时序的估算。通过ＲＴＬ估算器快速生存门级网表，再进行快速布局获得ＲＴＬ模块的更精确描述。并基于这种描述对布局顶层布线、管脚位置进行精细调整。最后获得每一ＲＴＬ模块的线负载模型和精确的各模块的综合约束。
门级规划是对每一ＲＴＬ级模块独立地进行综合优化，完成门级网表，最后进行布局布线。对每一ＲＴＬ模块和整个芯片综合产生时钟树。还进行时序和线拥挤度分折，如果发现问题，可进行局部修改。由于物理综合过程和前端逻辑综合紧密相连，逻辑综合是在布局布线的基础上进行，因此延迟模型准确，设计反复较少。
5. 设计验证技术
设计验证是设计工作中十分重要的一环，电路规模越大系统越复杂占用验证时间越长。目前市场上已经有了适合不同设计领域和设计对象的CAD工具但如果用这些工具来验证系统级芯片设计需将它们安需要组合，并集成在同一环境中。
模拟电路模拟需要晶体管级模型，大部分模拟工具都是从SPICE衍生出耒，由于要求解电路方程，电路越复杂模拟时间越长。利用并行结构分别进行数值解算和利用模型进行模拟，可大大提高模拟速度，能对数万元器件电路乃至芯核进行模拟。但要对整个数百万门规模的SOC进行模拟还是有困难的。另一方面深亚微米系统级芯片线网延迟超过门延迟，工作频率数百兆，信号间的打扰，信号完整性分析也必须通过晶体管级的模拟才能确定。而数字信号模拟只需逻辑模型，模拟速度快，规模大。由此看耒，物理设计后提取各模块晶体管和连线参数，首先进行模块级验证，在此基础上再通过支持多种不同模型的模拟器联合模拟以解决ＳＯＣ设计中的验证问题。
在系统级芯片上，几乎都要用到微处理器以及专门的软件和硬件。硬件和软件之间是密切相关的。但在系统被做出之前，软硬件之间的相互作用通常是很难精确测出的。一些设计错误也不会明显表现出耒。为了解决这一问题必须采用硬件／软件协同验证技术。
三丶﹑硅加工技术是单片系统设计成功的关键因素
设计一个系统级芯片除了选择设计工具、单元库和芯核以外，还需决定采用什幺加工工艺。各ASIC厂家的 CMOS数字逻揖加工能力差别不大，但对于单片系统集成耒说，还要跟据需要增加其它特殊模块，这需要增加掩模工艺步骤。例如，SRAM要增加两次掩模，对闪速存贮器要增加５次掩模，对模拟电路至少要增加２－３次掩模用于金属－金属电容器，多晶－多晶电容器和多晶硅电阻制作。对于这些不同厂家差别很大。设计者必须跟据特殊模块要求和ＩＰ芯核要求去选择合适的加工厂家，使之工艺加工达到芯核指标和特殊模块要求。如你打算做一个混合信号单片系统，你必须选择一个加工厂家对模拟模块加工能力和数字／模拟之间的隔离问题足以达到你的单片系统设计要求。
选择加工厂家的另一个因素是决定于单片系统对存贮器的技术要求。要了解该厂家的存贮器模块最大尺寸限界和配置限界能否满足单片系统的技术要求。一定要确认ASIC加工厂家能否有能力将你的数字电路和存贮器同时放在一个芯片上。
四、结论
单片系统的复杂性以及快速完成设计、降低成本等要求，决定系统级芯片的设计必须采用知识产权(IP)复用方法。低功耗设计、可测性设计是系统级芯片设计的基本技术。混合信号模拟、软硬件协同验证是系统级芯片设计必须的验证方法。正确选择硅加工工艺是实现单片系统集成的关键因素