--- 5) 帧头同步捕获模块的设计：由于m序列具有很强的自相关性，利用255的m序列末尾加1个0作为同步头。当输入序列匹配与本地码相匹配时将出现相关峰值（输入序列存放在移位寄存器中），当不匹配时相关值很小。这里用2个上述码字，分别作为帧同步头和保密机同步头，其相关捕获过程的MATLAB仿真图如图3所示。这里在256和512处出现了相关峰值，即在这2点处本地码与寄存器中数据匹配相关。相关检测技术在很多文献都有介绍，这里采取的也是通用的方法，只是在具体实现时，根据256bit来设计了一个移位寄存方法，采取2个4×64bit的移位寄存器作为输入序列的存放地点，分别用于帧同步头和保密机同步头捕获时输入序列与本地码元的自相关。由于在设计中需要捕获成功的使能信号提前一个时钟周期，因此本文的解决方法是将本地码沿着输入序列的反方向循环移动1bit，这样可以在序列进入255bit时得到相关峰，以提前1个时钟周期给出捕获成功的使能信号。
--- 由于信道中存在干扰，在控制模块中不可以用m序列的自相关大小作为捕获判断基准值，这里设置的捕获环路的基准值，它是通过相关峰值加上一定的偏移值而定的，这样可使得同步的误判率减小。用户还可以通过设定软基准值，即通过信噪比来自适应决定偏移值，这样可以更加可靠的达到同步状态。
3．仿真结果分析
--- 通过在ISE软件中编写UCF文件，把程序下载到xc2vp20-fg676中测试通过，已经作为总体设计的一部分投入使用，并使用正常。在此，对整个设计用Modesim进行仿真一下，并给出结果：当话音输入为图5所示，从0000到0110，写入FIFO时钟如图v_in_buff_w为8kHz，则输出见图6所示，当时钟下降沿促发得empty为0后，下一时钟下降沿所抽取的数据为开始的有效值。
--- 需要说明的是话音是同步的，必须保证话音输出要连续，确保这个连续性跟定义的帧格式大小以及信道传送的速据速率等因数有关。
--- 对于异步数据部分需要不断的对empty信号进行判断，以确定下个时钟下降沿抽取的数据是否有效，根据FIFO工作特点输出指示empty为0后，下一个时钟下降沿取得的数据有效，输入数据见图7，相应的输出结果见图8。
4．总结
--- 数据复接在多业务通行中应用广泛，它能将多路不同类型的数据流复接成一路高速数据流，通过信道传输，在收端分接出发端对应的数据流，以实现多业务双向通信。数据复接设备的设计方法多样，这里所做的设计方法具有一定的通用性与实用性，给出了同步、异步合路的解决方案，并且介绍了利用DDS进行产生所需时钟的方法。在设计帧结构以及FIFO深度方面，本文也做了较详细的推理。由于在设计数据复接、分解过程中，大量涉及进程概念，时序性很强，所以选用FPGA去完成软过程，这相比其他器件可以进行更有效的时序调整与流水处理技术，进而改善时序电路性能。
参考文献
1 曾凡鑫.关于本原M序列的一些自相关函数取值.通信学报，1997，第9期，26-30
2 “异步传输模式交换机的复接设备”技术指标 专利号：972458913 [美] Bob Zeidman著, 赵宏图译.基于FPGA & CPLD的数字IC设计方法.北京航空航天出版社