时钟尺度寄存器（PRES）用于产生两个时钟频率信号：pres(7 downto 5)，用于产生I2C控制核的工作频率fcore；pres(5 downto 0)，用于产生I2C总线的时钟SCL频率fi2c。其计算公式如下：
其中：pres1=1+pres(7 downto 5)
pres2=1+pres(4 dwonto 0)
由于eclk=100MHz,以pres(7 downto 5)=“100”=4，pres(4 downto 0)="10000"=16,则
fcore=100/[2×(1+4)]=10MHz
fi2c=10/[6×(1+16)]=0.098MHz=98kHz≤100kHz
可以看出，这样设备时钟尺度寄存器容易实现100MHz～100kHz的转变。
③需要设置与DSP的相互通信的机制。由于C6711的CPU运行速度为150MHz，而I2C的速度仅为100Kb/s，为了不影响DSP程序的高速运行，采用中断机制。当DSP发出读、写命令后，继续执行自己的程序，而由I2C控制核完成命令后，I2C_top模块负责向DSP发中断请示eint。DSP在中断服务程序中读取SR，从RXR中读数，并发出新命令到CR，发送新数据到TXR。
2 状态机描述
设计的核心工作是对I2C总线命令及时序的状态划分。在控制核内共设置了两个状态机，分别称为命令状态机和时序状态机。其中，命令状态机用于管理I2C总线上的命令状态，如表1所列，并实现I2C总线具体的读、写操作的命令状态转移过程；时序状态机用于实现I2C总线上启动、停止、读、写、确认等命令的具体时序关系。这样就把控制核从逻辑上分为两个状态机，共同完成最终的总线命令与时序。
2.1 命令状态机
命令状态机是I2C_cmd模块的核心部分。该模块的主要功能有两个：一是把I2C_top模块发送的start、write、read、stop四个命令信号转化命令码，发送I2C_core模块；二是实现DSP发出和从slave接收到数据的串并转换。
从I2C总线的通信协议中可以看出I2C总线上的信号可以分为空闲（IDLE）、启动（START）、读（READ）、写（WRITE）、确认（ACK）和停止（STOP）六种工作状态。在IDLE时，SCL和SDA都为高电平，从设备不断检测Start命令的出现。I2C控制核（即I2C总线的主设备）在接收到DSP发送来的Start命令后，主设备进入START状态，并根据Read和Write命令，可以进入READ或WRITE状态。由于主机的读、写操作都是以字节进行的，对应8个周期的I2C总线读/写操作，故设置一个8字拍的计数器，使得READ或WRITE状态能维持8个SCL周期。在完成字节读或写操作之后，都将进入ACK状态。进入ACK，标志一个DSP的读/写命令已经完成，因此发送中断申请给DSP。在中断服务程序中，DSP查询状态寄存器后，再发出下一个命令。这时I2C控制核，或者是转移到IDLE，或者是转移到STOP。命令状态转移关系如图2所示。
2.2 时序状态机
I2C_core模块负责与视频编码器、解码器的I2C接口，最终实现I2C总线信号SCL和SDA的启动、停止、读、写、确认等具体操作的时序关系。其功能的实现主要由时序状态来完成。根据I2C总线通信协议中SCL和SDA之间的时序关系，总线上包含两种命令（Start/Restart,Stop）和两种操作（Write，Read），时序关系如图4所示。Start命令：在SCL为高电平时，SDA上出现一个下降沿。Stop命令：在SCL为高电平时，SDA上出现一个上升沿。Write操作：SDA只能在SCL为低电平时变化，在SCL为高电平时应保持不变。Read操作：只能在SCL为高电平时，对SDA进行采样。
图4
为了叙述上的方便，每个命令状态在时序上划分为5个子状态（A，B，C、D、IDLE）。I2C总线时序状态转移关系如图3所示，状态划分如图4所示。在实际中为了更精确地控制时序，对命令时序进行了更细的划分。START和STOP分为7位子状态（a～f,idle），WRITE和READ分为6个子状态（a～e,idle）。这个“6”也就是为什么在公式（2）中分母上有一个“6”。
SCL在Start命令的A状态时，保持原有电平不变，而在B状态时变为高电平，这样就可以实现Restart命令。系统时钟信号eclk由时钟尺度因子分频，得到状态转移的同步时钟使能信号（eclk_en）。在eclk和eclk_en的控制下进行状态移转，最后都转移到空闲状态（IDLE），并保持最后一个状态时的信号电平。图4中标注了每个命令的关键时刻。
3 中断信号的处理机制
I2C控制核作为I2C总线的主设备，是在DSP的控制下工作的。它采用中断机制与DSP通道。当一个读写命令完成后，主设备会向DSP发出一个中断申请信号eint（上升沿有效）。在DSP的中断服务程序中，置位命令寄存器的中断响应确认位（i_ack_r='1'），使主设备清除其发出的中断申请信号（eint='0'），而i_ack_r信号将在置位命令结束后的下一个时钟上升沿自动清除。这样，可以允许主设备发出下一个中断申请。
图5
process(nReset,eclk)begin
if(nReset='0')then
int<='0';i_ack_r<='0';
elsif(eclk'vent and eclk='1')then
if(nce='0'andnAwe='0')then
if(core_en='1'and eadd="001")then
--写入命令寄存器
i_ack_r<=cr(7);--写入'1'
end if;
else
i_ack_r<='0'; --自动清除
end if;
int<=cmd_done_ack and ien；
end if;
Eint<=int and(not i_ack_r_;
end process;命令码
4 EDA综合结果与结论
使用Xilinx ISE6.1对I2C核的VHDL描述进行综合（synthesize）和实现（implement），目标器件采用Xilinx公司的高密度系统级FPGA-Virtex系列芯片v50cs144-6。设计的总体等效门数为1844门，系统时钟的最大频率为120.758MHz。图5为使用ModelsimXE5.6a对在目标器件上布局布线后的VHDL模块进行仿真（Simulate Post-Place & Route VHDL Module）的结果。其中，edat信号上“10010000”中的“1”依次是启动和写命令；“01100001”中的“1”依次是停止、读、中断清除命令。从图中可以看出，实现了从TMS320C6000 EMIF接口到I2C总线接口的转换功能，并实现发中断申请（eint=1）和清除中断申请的功能，完成了I2C总线通信协议的启动、写、确认，读、确认、停止操作的时序。
，基于VHDL的I2C总线控制核设计