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从FPGA实现的角度对大约束度Viterbi译码器中路径存储,http://www.5idzw.com
同理，从n+3时刻到n+4时刻的路径度量的更新可得到如表1所示的形式。可以发现，表4运算后的路径度量在各RAM的存储结构与表1完全相同。也就是说以后的过程只是上面四步的循环而已。
本文在FPGA实现时，路径度量RAM采用了FPGA内的双口Block RAM，故可在同一时间内对存储器执行读和写操作，因此可有效地降低读写次数和提高译码速度。RAM读写地址的产生：RAM1～RAM16的读地址用查找表产生。而RAM1～RAM16的写地址分别为读地址延时1个时钟周期得到，用FPGA实现非常简单。
4 仿真与实现
根据本文提出的结构，用Verilog语言完成上述结构设计，用ModelSim 6.0a对其进行波形仿真，地址产生的波形如图4所示。
选择Xilinx spartan3为目标器件，利用ISE软件完成设计的综合及布局布线等设计流程，图5列出了XilinxISE对本设计提供的综合布线参数。
5 结 语
本文重点从FPGA实现的角度对Viterbi译码器的路径度量进行了讨论，从译码速度和硬件资源消耗两方面考虑，探讨了Viterbi译码器的优化，提出了一种串并行结构和同址路径度量存储的方法，显著提高了译码器速度和减小了电路规模，并以(2，1，9)卷积码为例给出了实现过程。该译码器通过了ModelSim 6.0a的功能仿真，并已在ISE 7.1i环境中，用Xilinx的spartan3实现。对实现的结果进行了复杂度分析，发现资源的利用相当合理，其不足之处就是连线较多。
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