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用多片FPGA 进行ASIC 设计验证的分区和综合技术,http://www.5idzw.com
Certify 包含了强有力的“what－if”分析，用户可以通过它快速分析分割对面积和I/O 的影响。通过在设计模块上点鼠标右键调用“what－if”分析。利用选中的模块和所有以前分割的模块之间的互连情况，Certify 计算把选中的模块到分配到验证板上每个FPGA 时对面积和I/O 的影响，并把这个信息反馈给用户。然后设计者可以利用这个信息把选中的模块分配到最合适的FPGA 中去，同时又保证分割的结果对面积和I/O 利用而言是合理的。
当分配完成后，Certify 利用物理分割信息驱动综合算法。这些选择会影响电路的实现。因此当把片内
和片外的延迟及板子上的延迟时计算在内时，时序中的关键路径能够被优化。不改变RTL 源代码而进行逻辑复制为了增加验证性能并将FPGA 之间的互连最少，Certify 让设计者不改变HDL 源代码而复制逻辑。例如解码器的16 位输出驱动三片FPGA 中的逻辑。板子上的总线布线会导致系统速度降低，会产生版图设计的问题并需要大量的利用珍贵的I/O 资源。相反的，在图4b 中，解码器可以被复制在三个FPGA 中的每一个。尽管这样做会增加总的芯片面积，却减少了板子之间的互联并大大的减少了I/O 的需求。在Certify 中，这个复制可以通过简单的在RTL视Figure 3
用户通过从RTL 图中选择块并把他们拖曳到目标FPGA 器件中实现分割。Certify 直接为每个器件提供I/O 和面积利用率的百分比的反馈信息。这就使用户可以完全控制分配及分割结果的快速反馈。
Certify 包含了强有力的“what－if”分析，用户可以通过它快速分析分割对面积和I/O 的影响。通过在设计模块上点鼠标右键调用“what－if”分析。利用选中的模块和所有以前分割的模块之间的互连情况，Certify 计算把选中的模块到分配到验证板上每个FPGA 时对面积和I/O 的影响，并把这个信息反馈给用户。
然后设计者可以利用这个信息把选中的模块分配到最合适的FPGA 中去，同时又保证分割的结果对面积和I/O 利用而言是合理的。
当分配完成后，Certify 利用物理分割信息驱动综合算法。这些选择会影响电路的实现。因此当把片内
和片外的延迟及板子上的延迟时计算在内时，时序中的关键路径能够被优化。
不改变RTL 源代码而进行逻辑复制
为了增加验证性能并将FPGA 之间的互连最少，Certify 让设计者不改变HDL 源代码而复制逻辑。例如在图4－a 中，解码器的16 位输出驱动三片FPGA 中的逻辑。板子上的总线布线会导致系统速度降低，会产生版图设计的问题并需要大量的利用珍贵的I/O 资源。
相反的，在图4b 中，解码器可以被复制在三个FPGA 中的每一个。尽管这样做会增加总的芯片面积，
却减少了板子之间的互联并大大的减少了I/O 的需求。在Certify 中，这个复制可以通过简单的在RTL 视图中拖曳解码器到版图视图中的每个FPGA 中去实现。
由于原型的主要目的是对ASIC 进行验证，仅仅因为验证的目的设计者是很不愿意改变HDL 源代码的。事实上，很多机构中，验证小组被严格的禁止对源代码进行改动。利用传统的综合和分割建立原型是不可能不改变源代码而在FPGA 中复制逻辑的。这就导致了效率低的－有时是不可行的原型验证。只有Certify可以使设计者不改变源代码而复制逻辑，只需要把目标从RTL 视图中拖曳到目标器件就可以了。
不改变RTL 源代码而建立探测点传统的综合和分割的方法中，说明一个要被输出到FPGA 边界作为探测点的信号，需要改变HDL 源代码。只有Certify 可以使设计者不改变HDL 代码而指定探测点，只要把信号拖曳到和FPGA 关联的管脚分配表上即可。
重复的设计流程验证的一个主要目的是快速的找到并修改原设计中的错误。为了支持重复的验证－调试－修改－验证－调试这样的周期，验证的工具必须最佳化。Certify 是这个设计流程的最佳工具。除了为设计中的每个FPGA 建立门级网表，Certify 也为每个FPGA 输出HDL 源代码。修复设计中bug 的重复过程通常被限制到设计中为数不多的模块中去。通过Certify，只有需要重新实现的FPGA 才会被影响，这样就减少了增加设计改变所需要的时间。
关于IP 核ASIC 设计，特别是被认为是芯片上系统的一个明显趋势是设计的重用性，即那些不论是自己生产还是买回来的IP 核。Certify 可以容易的使用它们。
如果有RTL 代码，就可以放入设计过程中去，并在一个或多个FPGA 上验证。另一种方法是把它当作FPGA外面的东西放入到系统中。Certify 中，这将被认为是一个黑盒子。这个器件在版图中被定义，然后在分割过程中被例化。同样的方法可以例化标准的功能模块例如UART 和存贮器。
灵活选择实现方式Certify 的输出为测试板产生一个顶层的网表，为每个FPGA 产生一个可以进行布局布线的优化网表，这就使得使用者可以定义一个定制验证板，并通过布线互联器件例如I－Cube 建立验证板。它也可以被用于流行的来自Aptix 的产品System Explorer 的输入。System Explorer 把Certify 创立的网表作为输入，在验证板上放置器件，配置可编程的板子之间的互联，然后调用FPGA 布局布线工具执行每个器件。
Certify 支持FPGA 供应商最流行的FPGA 器件。在Certify 的第一个发行版本中支持的有Altera 的Flex10k，Apex,ApexII,Xilinx 4k 以及Xilinx Virtex 系列。利用Certify 可以用最流行的FPGA 器件以及几乎所有的验证板为用户提供了最灵活的实现方案选择。
Certify 将RTL 多片分割和FPGA 综合技术结合起来，是第一个也是唯一的着眼于ASIC 验证和利用多片FPGA 进行验证的综合产品。Certify 的独特的分割驱动综合方法使得设计者达到最快的验证速度。Certify大大简化了ASIC 验证，减少了验证开发时间，并使其快速市场化。，用多片FPGA 进行ASIC 设计验证的分区和综合技术
Certify 包含了强有力的“what－if”分析，用户可以通过它快速分析分割对面积和I/O 的影响。通过在设计模块上点鼠标右键调用“what－if”分析。利用选中的模块和所有以前分割的模块之间的互连情况，Certify 计算把选中的模块到分配到验证板上每个FPGA 时对面积和I/O 的影响，并把这个信息反馈给用户。然后设计者可以利用这个信息把选中的模块分配到最合适的FPGA 中去，同时又保证分割的结果对面积和I/O 利用而言是合理的。
当分配完成后，Certify 利用物理分割信息驱动综合算法。这些选择会影响电路的实现。因此当把片内
和片外的延迟及板子上的延迟时计算在内时，时序中的关键路径能够被优化。不改变RTL 源代码而进行逻辑复制为了增加验证性能并将FPGA 之间的互连最少，Certify 让设计者不改变HDL 源代码而复制逻辑。例如解码器的16 位输出驱动三片FPGA 中的逻辑。板子上的总线布线会导致系统速度降低，会产生版图设计的问题并需要大量的利用珍贵的I/O 资源。相反的，在图4b 中，解码器可以被复制在三个FPGA 中的每一个。尽管这样做会增加总的芯片面积，却减少了板子之间的互联并大大的减少了I/O 的需求。在Certify 中，这个复制可以通过简单的在RTL视Figure 3
用户通过从RTL 图中选择块并把他们拖曳到目标FPGA 器件中实现分割。Certify 直接为每个器件提供I/O 和面积利用率的百分比的反馈信息。这就使用户可以完全控制分配及分割结果的快速反馈。
Certify 包含了强有力的“what－if”分析，用户可以通过它快速分析分割对面积和I/O 的影响。通过在设计模块上点鼠标右键调用“what－if”分析。利用选中的模块和所有以前分割的模块之间的互连情况，Certify 计算把选中的模块到分配到验证板上每个FPGA 时对面积和I/O 的影响，并把这个信息反馈给用户。
然后设计者可以利用这个信息把选中的模块分配到最合适的FPGA 中去，同时又保证分割的结果对面积和I/O 利用而言是合理的。
当分配完成后，Certify 利用物理分割信息驱动综合算法。这些选择会影响电路的实现。因此当把片内
和片外的延迟及板子上的延迟时计算在内时，时序中的关键路径能够被优化。
不改变RTL 源代码而进行逻辑复制
为了增加验证性能并将FPGA 之间的互连最少，Certify 让设计者不改变HDL 源代码而复制逻辑。例如在图4－a 中，解码器的16 位输出驱动三片FPGA 中的逻辑。板子上的总线布线会导致系统速度降低，会产生版图设计的问题并需要大量的利用珍贵的I/O 资源。
相反的，在图4b 中，解码器可以被复制在三个FPGA 中的每一个。尽管这样做会增加总的芯片面积，
却减少了板子之间的互联并大大的减少了I/O 的需求。在Certify 中，这个复制可以通过简单的在RTL 视图中拖曳解码器到版图视图中的每个FPGA 中去实现。
由于原型的主要目的是对ASIC 进行验证，仅仅因为验证的目的设计者是很不愿意改变HDL 源代码的。事实上，很多机构中，验证小组被严格的禁止对源代码进行改动。利用传统的综合和分割建立原型是不可能不改变源代码而在FPGA 中复制逻辑的。这就导致了效率低的－有时是不可行的原型验证。只有Certify可以使设计者不改变源代码而复制逻辑，只需要把目标从RTL 视图中拖曳到目标器件就可以了。
不改变RTL 源代码而建立探测点传统的综合和分割的方法中，说明一个要被输出到FPGA 边界作为探测点的信号，需要改变HDL 源代码。只有Certify 可以使设计者不改变HDL 代码而指定探测点，只要把信号拖曳到和FPGA 关联的管脚分配表上即可。
重复的设计流程验证的一个主要目的是快速的找到并修改原设计中的错误。为了支持重复的验证－调试－修改－验证－调试这样的周期，验证的工具必须最佳化。Certify 是这个设计流程的最佳工具。除了为设计中的每个FPGA 建立门级网表，Certify 也为每个FPGA 输出HDL 源代码。修复设计中bug 的重复过程通常被限制到设计中为数不多的模块中去。通过Certify，只有需要重新实现的FPGA 才会被影响，这样就减少了增加设计改变所需要的时间。
关于IP 核ASIC 设计，特别是被认为是芯片上系统的一个明显趋势是设计的重用性，即那些不论是自己生产还是买回来的IP 核。Certify 可以容易的使用它们。
如果有RTL 代码，就可以放入设计过程中去，并在一个或多个FPGA 上验证。另一种方法是把它当作FPGA外面的东西放入到系统中。Certify 中，这将被认为是一个黑盒子。这个器件在版图中被定义，然后在分割过程中被例化。同样的方法可以例化标准的功能模块例如UART 和存贮器。
灵活选择实现方式Certify 的输出为测试板产生一个顶层的网表，为每个FPGA 产生一个可以进行布局布线的优化网表，这就使得使用者可以定义一个定制验证板，并通过布线互联器件例如I－Cube 建立验证板。它也可以被用于流行的来自Aptix 的产品System Explorer 的输入。System Explorer 把Certify 创立的网表作为输入，在验证板上放置器件，配置可编程的板子之间的互联，然后调用FPGA 布局布线工具执行每个器件。
Certify 支持FPGA 供应商最流行的FPGA 器件。在Certify 的第一个发行版本中支持的有Altera 的Flex10k，Apex,ApexII,Xilinx 4k 以及Xilinx Virtex 系列。利用Certify 可以用最流行的FPGA 器件以及几乎所有的验证板为用户提供了最灵活的实现方案选择。
Certify 将RTL 多片分割和FPGA 综合技术结合起来，是第一个也是唯一的着眼于ASIC 验证和利用多片FPGA 进行验证的综合产品。Certify 的独特的分割驱动综合方法使得设计者达到最快的验证速度。Certify大大简化了ASIC 验证，减少了验证开发时间，并使其快速市场化。，用多片FPGA 进行ASIC 设计验证的分区和综合技术
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